Kamis, 28 April 2022

LAPORAN AKHIR MODUL 3 PERCOBAAN 1

 




1. Jurnal[Back]





2. Alat dan Bahan[Back]
   a. Jumper
Gambar 1. Jumper

b.Panel DL 2203D 
c.Panel DL 2203C 
d.Panel DL 2203S
Gambar 2. Modul De Lorenzo


e.  IC 74LS112A (JK filp flop)





f.   ic 7474 (D Flip Flop)



g. Switch (SW-SPDT)


j. Power Supply

i. Logicprobe
3. Rangkaian Simulasi[Back]




4. Prinsip Kerja Rangkaian[Back]

Pada percobaan pertama JK flip-flop disusun secara seri  ( counter asynchronous )dan input CLK dihubungkan ke clock.  Arus dari SPDT dialirkan menuju setiap input RS pada setiap flip flop dan input JK  pada input selanjutnya. Untuk flip-flop selanjut nyam aka akan dihubungkan ke output Q JK flip-flop sebelumnya, sehinga perubahan logicprobe berubah bergilir. Ketika rangkaian dijalankan dengan kondisi R dan S berlogika 1 atau mati karena R dan S aktif low, dan clock terhubung ke clock, maka rangkaian akan menghasilkan output bilangan biner 0-15 yang mana ini merupakan counter up.

5. Video Rangkaian[Back]




6. Analisa[Back]

  Percobaan 1

1.    1.   Analisa output percobaan berdasarkan ic yang digunakan?

Jawab :

 Pada percobaan pertama IC yang digunakan adalah IC 74LS 112 yang merupakan JK flip-flop, berdasarkan percobaan ouput up 0-15

2.     2.  Analisa sinyal output yang dikeluarkan JK flip-flop kedua dan ketiga ?

Jawab :

Pada percobaan memakai counter asynchronous dimana dipasang secara seri untuk JK flip-flop pertama. Pada JK flip-flop kedua CLK di hbungkan ke output Q pada JK flip-flop pertama, untuk JK flip-flop ketiga  akan terhubung CLK ke output Q pada JK flip-flop kedua.

Jadi, unputan dari JK flip-flop tergantung pada output JK flip-flop  sebelumnya. Pada JK flip flop  output harus menunggu sinyal clock pada keadaan fall time. Dengan begitu akan dihasilkan output bilangan biner 0-15.

7. Link Download[Back]

  


Tidak ada komentar:

Posting Komentar

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Abstrak 2. Pendahuluan 3. Metode Penelitian 4. Hasil dan Pembahasan 5. Kesim...