Pada rangkaian
percobaan 1 kondis 9 buat lah rangkai
sesuai perintah pada modul lalu ganti JK flip-flop menjadi D flip-flop lalu
tambah seven segmen. Sehiga bisa menghasilkan conter yang di ingin kan.
Pada rangkaian
D fli-flop pertama clk mengarah langsung ke clock untuk D flip-flop 2,3 dan 4
mengarah ke output D flip-flop sebelum nya sehingga rangkaian ini memakai
prinsip counter asyncronus. Input menuju set adalah vcc yang disampung
kan melalui SPDT dan input reset adalah ground disambungkan memalui SPDT.
Karena memaiakai D flip-flop maka D menuju Q’ lalu menuju
kaki clk D flip-flop selanjutnya. Outpu dari 4 bit D flip-flop mengarah ke ic
7448. Dan seven segmen yang dipakai bersifat katoda jadi harus disambungkan juga
ke ground. Hasil pada seven segment akan keluar angka 0-15 dimana bisa dilihat
pada input ic memakai angka biner.
Tidak ada komentar:
Posting Komentar